Cadence ประกาศว่า PCIe 6.0 Subsystem ซึ่งรวม PHY และ Controller IP บนกระบวนการผลิต TSMC N3 ผ่านการทดสอบข้อกำหนดของ PCI-SIG ตั้งแต่รอบแรกในงาน PCI-SIG Compliance Workshop และได้รับการบรรจุใน PCI-SIG Integrators List แล้ว
สำหรับทีมพัฒนาชิป ผลนี้หมายถึงมีซับซิสเต็ม PCIe6.0 ที่ผ่านการตรวจสอบการทำงานร่วมกันตามมาตรฐานในระดับซิลิคอนให้เลือกใช้ โดย Cadence ระบุว่าโซลูชันพร้อมสำหรับการออกแบบ SoC และการผลิตในงานที่ต้องรับส่งข้อมูลความเร็วสูงอย่าง AI และ High-Performance Computing หรือ HPC
ทดสอบแบบ x8 ที่ความเร็วเต็ม 64 GT/s
ซับซิสเต็มแบบ x8 ถูกทดสอบที่ 64 GT/s ซึ่งเป็นความเร็วเต็มตามข้อกำหนด PCIe 6.0 ทั้งส่วน PHY ที่ดูแลการรับส่งสัญญาณระดับกายภาพและ Controller ที่จัดการการสื่อสารตามโปรโตคอล การผ่านพร้อมกันทั้งสองส่วนช่วยยืนยันว่าชุด IP ทำงานตามเงื่อนไขของการทดสอบอย่างเป็นทางการ
ก่อนเข้าสู่ Compliance Workshop ทาง Cadence ทำงานร่วมกับ PCI-SIG ผู้ให้บริการเครื่องมือทดสอบ และพันธมิตรในอุตสาหกรรมเพื่อทดสอบ Interoperability และแก้ประเด็นที่อาจเกิดขึ้นล่วงหน้า Keysight Technologies ซึ่งร่วมสนับสนุนการทดสอบระบุว่า การตรวจทั้งข้อกำหนดและการทำงานร่วมกันมีความสำคัญต่อการนำ PCIe6.0 ไปใช้ในระบบจริง
ทำไม PCIe 6.0 จึงสำคัญกับระบบ AI และ HPC
ระบบ AI Factory และศูนย์ข้อมูลต้องย้ายข้อมูลจำนวนมากระหว่างซีพียู การ์ดเร่งประมวลผล อินเทอร์เฟซเครือข่าย และอุปกรณ์จัดเก็บข้อมูล PCIe 6.0 จึงทำหน้าที่เป็นเส้นทางเชื่อมต่อแบนด์วิธสูงสำหรับอุปกรณ์เหล่านี้ โดยเฉพาะงานที่ต้องป้อนข้อมูลให้ตัวเร่ง AI อย่างต่อเนื่อง
Marc Loinaz รองประธานฝ่ายวิจัยและพัฒนา High-Performance PHY ของ Cadence ระบุว่า โซลูชันนี้ออกแบบให้มีประสิทธิภาพสูงและใช้พลังงานในระดับต่ำ พร้อมช่วยให้ลูกค้ามั่นใจเรื่องการทำงานร่วมกับระบบอื่นและความพร้อมสำหรับการผลิต ข้อความด้านประสิทธิภาพและพลังงานดังกล่าวเป็นข้อมูลจาก Cadence
ภายใน Cadence PCIe 6.0 Subsystem มีอะไรบ้าง
- รวม PHY และ Controller เป็นซับซิสเต็มครบชุดที่พัฒนาบนซิลิคอน
- ใช้ Equalization บนพื้นฐาน ADC และ DSP
- ปรับการทำงานของ SerDes ด้วยเฟิร์มแวร์
- รองรับการใช้งานกับหลายโปรโตคอล
- ปรับแต่งเพื่อลดการใช้พลังงานและรองรับ ECN ล่าสุดของ PCI-SIG
- รองรับคอนฟิกูเรชัน x8 บนกระบวนการผลิต TSMC N3
เริ่มมีผู้พัฒนาชิป AI นำ IP ไปใช้
Positron AI เลือกใช้สิทธิ์ SerDes IP สำหรับ PCIe6.0 ของ Cadence กับชิปเร่งการประมวลผล AI Inference โดย Thomas Sohmers ซีทีโอของบริษัทระบุว่า การพัฒนาบนซิลิคอนและการทดสอบ Interoperability ช่วยเพิ่มความมั่นใจว่าอินเทอร์เฟซจะรองรับแบนด์วิธของงาน Transformer ได้
พร้อมให้ทีมออกแบบ SoC นำไปใช้งาน
Cadence ระบุว่า PCIe6.0 Subsystem ที่รวม PHY และ Controller พร้อมให้ผู้พัฒนา SoC นำไปใช้ในการออกแบบผลิตภัณฑ์แล้ว ขณะเดียวกันพอร์ตโฟลิโอ PCIe IP ของบริษัทยังครอบคลุมถึง PCIe 7.0 สำหรับการพัฒนาระบบรุ่นถัดไป
ข้อมูลทางเทคนิคเพิ่มเติมดูได้จากเว็บไซต์ Cadence Cadence PCIe 6.0 and CXL PHY
ติดตามข้อมูลข่าวสารน่าสนใจได้ทาง www.zanzab.com และช่องทางโซเชียล
Facebook , YouTube , Instagram และ Tiktok
